【百度大脑AI计算盒FZ5C】项目：用 FPGA 实现加乘运算
本帖最后由 robe.zhang 于 2021-3-22 18:08 编辑【百度大脑AI计算盒FZ5C】项目：用 FPGA 实现加乘运算
本文只说IP核电路，整个实现过程和测试验证等内容参考近期其他文章
本文使用了xilinx 的数学加乘运算 IP 核，实现运算：P = A x B+C，其中GPIO 3，4，5 保存A，B，C三个输入数据，GPIO 6 保存输出数据P，电路如下：
电路中使用Concat 核 slice 核用来拆分组合 64 位数据宽度，以上电路在计算盒上运行正常。
使用方法：1，设置GPIO 3，4，5 为输入端，设置GPIO 6为输出端2，向 GPIO 3，4，5 数据寄存器写数据3，读 GPIO 6 数据寄存器数据
总结：本文最终实现了加乘运算，核心是 Multiply Adder IP 核的使用，笔者不会输入输出数据，变通的增加了一堆 GPIO IP核 slice 核 concat 核来输入输出数据。
网页显示不了太大的图片，笔者把完整的电路图保存在PDF 文档中，可以下载后放大 400% 查看电路细节
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