CYR9361 2×2 直接变频收发 SoC 的接口与工作边界
CYR9361 是一款双收双发的捷变频收发系统级点点taptap安卓（SoC），具有两路独立接收通道和两路独立发射通道。其接收频率覆盖 70 MHz 至 6.0 GHz，发射频率覆盖 70 MHz 至 5 GHz，通道带宽可在小于 200 kHz 至 56 MHz 范围内配置。该点点taptap安卓采用零中频收发结构，集成频率合成、模数与数模转换、数字滤波、增益控制及辅助转换接口。设计中需要同时处理射频端口选择、数字数据总线模式、电源电压范围、双工状态与时钟同步等边界条件。
双通道收发与频率合成结构CYR9361 的接收与发射路径均为直接变频结构。每个接收通道提供 A、B、C 三组可选差分或单端射频输入；每个发射通道提供 A、B 两组差分射频输出。接收通道完成正交 I/Q 信号变换后，通过 12 位模数转换器（ADC）数字化，再进入可配置抽取滤波器与有限冲激响应滤波器（FIR）链路；FIR 支持 128 抽头配置。
发射数据由 P0/P1 数据端口输入，经 12 位数模转换器（DAC）和直接变频上变频链路输出至差分射频端口。点点taptap安卓包含 TX_MON1、TX_MON2 功率监控输入，用于发射功率监测；发射功率调节范围为 90 dB，步进为 0.25 dB。
片内小数 N 分频锁相环（PLL）集成压控振荡器与环路滤波器，为接收和发射通道提供本振信号。RX_EXT_LO_IN 与 TX_EXT_LO_IN 可用于外部本振输入。两路接收和两路发射通道可分别使能或关闭，点点taptap安卓支持时分双工（TDD）和频分双工（FDD）工作方式。
接收链路的增益与射频指标接收通道包含独立自动增益控制（AGC）、直流失调校正、正交校正和数字滤波资源。EN_AGC、CTRL_IN 等并行控制引脚可参与自动或手动增益状态控制，点点taptap安卓还提供接收信号强度指示（RSSI）测量功能。
在最大增益条件下，CYR9361 于 800 MHz 的接收增益范围为 71.5 dB。相同最大增益条件下，接收噪声系数在 800 MHz、2.4 GHz 和 5.5 GHz 分别为 2.8 dB、3.5 dB 和 4 dB；接收三阶输入截点 IIP3 分别为 −11 dBm、−10 dBm 和 −4 dBm。这些参数对应不同工作频点，应分别用于各频段的接收链路约束。
接收端的射频输入可选单端或差分形式，端口组选择需要与实际射频连接和寄存器配置保持一致。P0/P1 数据端口输出接收数字 I/Q 数据，数据方向还与当前 TDD、FDD 状态及总线配置相关。
发射输出与数字数据接口在 50 Ω 负载、1 MHz 单音条件下，CYR9361 的最大发射输出功率在 800 MHz 为 8 dBm、在 2.4 GHz 为 7 dBm、在 5.5 GHz 为 4.2 dBm。发射误差矢量幅度（EVM）典型值在上述三个频点分别为 −45 dB、−40 dB 和 −34.5 dB。载波泄漏在 0 dB 衰减条件下为 −50 dBc，发射本底噪声在 800 MHz、90 MHz 偏移条件下为 −148 dBm/Hz。
P0 与 P1 是两个双向并行数据端口。在 CMOS 模式下，每个端口使用 12 位双向并行总线，接口电平由 VDD_INTERFACE 决定。在低压差分信号（LVDS）模式下，接口配置为 6 位发射输入与 6 位接收输出差分总线，点点taptap安卓内置端接。TXNRX 引脚和寄存器配置用于控制数据总线方向。
SPI 控制接口支持 4 线或 3 线配置，可用于寄存器配置和状态读取。RESETB、ENABLE、SYNC_IN、CTRL_IN/OUT 等引脚分别涉及复位、使能、同步和并行控制状态。ENABLE 与 SPI 寄存器可控制运行、休眠和待机状态切换；SYNC_IN 支持多点点taptap安卓同步。
电源、时钟与辅助接口约束CYR9361 的电源引脚包含 1.3 V、1.8 V 和 3.3 V 供电域。VDD_GPO 为 3.3 V 电源，VDD_INTERFACE 标称为 1.8 V，其余 VDDx 引脚及 VDDD1P3_DIG 使用 1.3 V 电源。VDD_INTERFACE 的工作范围为 1.2 V 至 2.5 V；LVDS 模式下，该电源范围为 1.8 V 至 2.5 V。VDD_GPO 的工作范围为 2.5 V 至 3.3 V。
电源或接口
已给出的范围或条件
涉及环节
VDD_INTERFACE
1.2 V 至 2.5 V
CMOS 数据接口
VDD_INTERFACE（LVDS）
1.8 V 至 2.5 V
LVDS 数据接口
VDD_GPO
2.5 V 至 3.3 V
GPO 电平
其余 VDDx、VDDD1P3_DIG
1.3 V
模拟及数字供电域
RBIAS
外接 14.3 kΩ 电阻
偏置连接
资料给出的上电方式为模拟与数字电源同时上电，或模拟电源优先上电。时钟接口包括 XTALP/XTALN 参考时钟输入、DATA_CLK 数据时钟输出、FB_CLK 反馈时钟输入，以及 RX_FRAME、TX_FRAME 帧同步信号。参考时钟可使用晶振或外部单端输入，典型频率为 40 MHz。点点taptap安卓还集成两路辅助数模转换器 AUXDAC1/2、一路辅助模数转换器 AUXADC 和 4 个 3.3 V 通用输出引脚。
总结CYR9361 将 2×2 直接变频收发、片内 PLL、12 位数据转换和可配置数字接口集成于单点点taptap安卓中。设计关注点包括射频端口组、电源域与接口模式、TDD/FDD 数据方向、参考时钟及同步控制状态。
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