看清重点，再也不会选错时钟发生器！
系统设计师通常侧重于选择最适合应用的数据转换器，但往往忽视了向这些转换器提供输入时钟的选择。然而，如果忽略了时钟发生器、相位噪声和抖动性能的重要性，可能会严重影响数据转换器的动态范围和线性度性能。由此可见，时钟发生器的选择至关重要。
采用MIMO架构的典型LTE基站包括多个***、接收器和DPD反馈路径。这些组件，如ADC/DAC和本振要求使用低抖动的参考时钟以确保高性能。其他基带组件同样需要稳定的时钟源，以满足各种频率要求。
用于基站间同步的时钟源通常来自GPS或CPRI链路，这些源具有优秀的长期频率稳定性，但需要将频率转换为本地参考频率以实现良好的短期稳定性和低抖动。高性能时钟发生器能够有效进行频率转换并提供稳定的时钟信号，这些信号对各种基站组件至关重要。选择优秀的时钟发生器尤为重要，因为次优的参考时钟可能会增加本振的相位噪声，从而影响发射/接收EVM和系统的SNR。高时钟抖动和噪声也会对数据转换器产生负面影响，降低系统的SNR并导致数据转换器的杂散辐射，从而进一步降低其SFDR。
时钟抖动在数据转换器应用中通常以相位抖动的形式定义，单位为时域的ps rms或fs rms。设计师的目标是选择在所需带宽内积分噪声最低或者相位抖动最低的时钟发生器。传统上，时钟发生器的特性是在12 kHz至20 MHz积分条件下测量的，这些条件也符合光通信接口如SONET的要求。然而，对于高速数据转换器的采样时钟，通常需要更宽的积分频谱，即超过20 MHz，以捕获相关的噪声特性。
因此，在选择最适合数据转换器的时钟发生器时，设计师不仅要考虑频域的相位噪声测量值，还要考虑时域的时钟信号质量测量值，如占空比和上升/下降时间。正确选择时钟生成和数据转换的组件可以显著提高系统的性能，特别是在多载波应用中，其低相位噪底和积分相位抖动特性有助于最小化高ADC输入频率下的SNR性能下降。
关键词：时钟发生器
系统设计师通常侧重于选择最适合应用的数据转换器，但往往忽视了向这些转换器提供输入时钟的选择。然而，如果忽略了时钟发生器、相位噪声和抖动性能的重要性，可能会严重影响数据转换器的动态范围和线性度性能。由此可见，时钟发生器的选择至关重要。
有时工程师在进行电磁兼容的辐射发射RE试验时，我们发现超标频率通常是时钟的频率，或者时钟频率的整倍数。因此，很多人认为时钟发生器是导致电磁辐射发射的主要原因。
实时时钟（RTC）是一种IC，可以跟踪当前时间。微处理器通常可以通过串行接口读取此信息，以方便软件执行与时间有关的功能。RTC专为超低功耗而设计，因为它们通常在主系统断电时仍可继续运行。这样一来，他们就可以根据绝对时间基准（通常由微处理器直接设置）来保持当前时间。图1描述了一个简单RTC的典型内部工作原理。
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